Au MIT, des puces 3D cultivées en hauteur pour dépasser les limites du silicium

Les puces électroniques sont traditionnellement conçues comme des villes étalées : transistors, mémoires et connexions occupent une surface aussi plane que possible. Des ingénieurs du Massachusetts Institute of Technology, le MIT, proposent de changer d’échelle en les construisant comme des immeubles. Leur méthode consiste à faire croître directement plusieurs couches de semi-conducteurs de haute qualité les unes au-dessus des autres, afin de former une puce 3D verticale.

Présentée en décembre 2024 dans une étude publiée dans la revue Nature, cette approche s’attaque à un problème devenu central pour l’industrie des semi-conducteurs : il est de plus en plus difficile de gagner en puissance simplement en réduisant la taille des composants sur une même surface. L’équipe du MIT explore donc une autre voie, empiler les fonctions électroniques tout en évitant les substrats en silicium intermédiaires, lourds et encombrants.

Pourquoi l’électronique cherche-t-elle à prendre de la hauteur ?

Depuis des décennies, l’amélioration des puces repose largement sur la miniaturisation : placer davantage de transistors sur une même plaquette de silicium. Cette stratégie a permis de rendre les ordinateurs, les téléphones et les serveurs toujours plus rapides. Mais, à mesure que les composants deviennent minuscules, la fabrication gagne en complexité et les bénéfices de chaque nouvelle réduction de taille deviennent plus difficiles à obtenir.

L’empilement en trois dimensions répond à une idée simple : au lieu d’étendre les circuits sur un unique niveau, on utilise aussi la hauteur. Des éléments auparavant éloignés sur le plan horizontal peuvent alors être rapprochés verticalement. En théorie, cela peut réduire les distances parcourues par les signaux électriques, augmenter la densité de fonctions et mieux rapprocher le calcul de la mémoire.

Ce dernier point intéresse particulièrement l’intelligence artificielle. Les systèmes d’IA manipulent d’immenses volumes de données et déplacent continuellement des informations entre unités de calcul et mémoire. Or ces transferts peuvent peser sur la vitesse et la consommation énergétique d’un système. Une architecture plus compacte pourrait donc offrir un levier important, à condition de résoudre les difficultés de fabrication et de gestion de la chaleur.

Des plaquettes de silicium aux couches directement superposées

Dans la fabrication conventionnelle, une plaquette de silicium, aussi appelée wafer, sert de support à la construction des circuits intégrés. Le silicium est omniprésent dans l’industrie, mais son emploi comme substrat entre des niveaux fonctionnels peut limiter l’objectif d’un empilement très compact. Il faut aussi assurer des communications suffisamment rapides entre les couches, sans créer de latences qui annuleraient le bénéfice attendu de la verticalité.

La percée présentée par les chercheurs consiste à se passer de ces substrats intermédiaires en silicium. Ils ont élaboré un cœur de puce multicouche dans lequel des matériaux semi-conducteurs sont cultivés directement au-dessus d’autres couches. L’enjeu n’est pas seulement de gagner de la place : il s’agit de préserver l’intégrité électrique des circuits situés en dessous tout en ajoutant de nouveaux étages fonctionnels.

Cette contrainte explique l’importance de la température. Les procédés de fabrication de semi-conducteurs font souvent intervenir une chaleur élevée. Or, si l’on tente de fabriquer une nouvelle couche au-dessus d’un circuit déjà finalisé, une température excessive risque de détériorer les éléments inférieurs. La méthode du MIT fonctionne à des températures suffisamment basses pour protéger ces circuits sous-jacents.

Quels matériaux le MIT fait-il croître ?

L’équipe a travaillé avec deux matériaux appartenant à la famille des dichalcogénures de métaux de transition, souvent désignée par l’abréviation anglaise TMD. Il s’agit du disulfure de molybdène et du diséléniure de tungstène. Ces semi-conducteurs sont étudiés comme des candidats prometteurs pour compléter, voire dans certains usages succéder au silicium dans les générations futures de transistors.

Leur intérêt tient notamment à leur aptitude à former des couches extrêmement fines tout en conservant des propriétés électroniques utiles. Dans les travaux du MIT, les chercheurs alternent ces matériaux afin de produire des couches adaptées à deux catégories indispensables de transistors : les transistors de type n et de type p.

Dans un transistor de type n, les électrons sont les principaux porteurs de charge. Dans un transistor de type p, ce rôle est principalement tenu par des « trous », c’est-à-dire des absences d’électrons qui se comportent comme des charges positives. L’association de ces deux types de transistors est la base de la logique électronique moderne. Pouvoir les intégrer dans une architecture verticale est donc une condition essentielle pour envisager des circuits complexes, et pas seulement des démonstrateurs isolés.

Les chercheurs indiquent avoir obtenu des couches de matériaux semi-conducteurs de haute qualité et des architectures cristallines dans un espace réduit. La notion de « croissance » peut sembler étonnante lorsqu’il s’agit d’électronique. Elle ne renvoie évidemment pas à un mécanisme biologique : elle décrit une fabrication contrôlée dans laquelle le matériau se forme progressivement sur une surface, couche après couche.

Une réponse possible au plafond de la miniaturisation

L’ambition de cette recherche est de contourner certaines limites de la miniaturisation sur deux dimensions. Lorsqu’il devient difficile de placer davantage de transistors côte à côte, ajouter des étages peut créer une nouvelle marge de progression. Cela ne signifie pas que les puces actuelles en silicium vont disparaître rapidement. Le silicium reste le matériau central d’une industrie équipée d’usines, de chaînes d’approvisionnement et de procédés extrêmement sophistiqués.

En revanche, les matériaux 2D comme le disulfure de molybdène et le diséléniure de tungstène pourraient contribuer à de nouvelles architectures. Leur très faible épaisseur est particulièrement intéressante dans un empilement, car chaque niveau doit occuper le moins d’espace possible. En supprimant les wafers intermédiaires, l’approche du MIT vise précisément à éviter qu’une grande partie du volume total soit consacrée à des supports plutôt qu’à des fonctions électroniques actives.

Les gains envisagés concernent trois familles de fonctions : la logique, qui exécute les opérations de calcul ; la mémoire, qui conserve les données ; et les circuits spécialisés pour l’intelligence artificielle. Dans ces domaines, une plus forte densité peut aider à concevoir des appareils plus compacts ou plus puissants. Les chercheurs évoquent des ordinateurs portables et des appareils portables à hautes performances, ainsi que des capacités de stockage susceptibles de se rapprocher de celles aujourd’hui associées aux centres de données.

Il faut toutefois distinguer le potentiel d’une technologie de la démonstration réalisée en laboratoire. L’étude montre une méthode de fabrication et une architecture de puce 3D. Elle ne signifie pas qu’un ordinateur portable rivalisant dès maintenant avec un superordinateur peut être produit à partir de ce procédé. Entre une démonstration scientifique et une fabrication industrielle, il reste de nombreuses étapes à franchir.

Quels obstacles avant une production à grande échelle ?

Une puce moderne ne se résume pas à des transistors fonctionnels. Pour devenir un produit industriel, une technologie doit être reproductible sur de grandes surfaces, présenter un très faible nombre de défauts et s’intégrer aux chaînes de fabrication existantes. Dans le cas d’un empilement vertical, chaque couche supplémentaire accroît la difficulté : un défaut à un niveau peut compromettre l’ensemble du circuit.

La maîtrise de la température est l’un des défis les plus importants. Le procédé doit être assez doux pour préserver les circuits inférieurs, tout en produisant au-dessus des matériaux cristallins de qualité. L’alignement précis des couches et la qualité des connexions entre elles sont également décisifs. Enfin, des composants plus denses dans un volume réduit soulèvent inévitablement la question de la dissipation thermique pendant l’utilisation de la puce.

Les concepteurs devront aussi adapter les outils de conception électronique. Une architecture réellement tridimensionnelle exige de penser simultanément aux chemins de données, aux interconnexions, à l’alimentation électrique et à l’évacuation de la chaleur dans plusieurs couches. C’est un changement de méthode, autant qu’un changement de matériau.

Une recherche soutenue par le MIT et Samsung

Parmi les co-auteurs de l’étude figure Ki Seok Kim, aux côtés de plusieurs collaborateurs du Samsung Advanced Institute of Technology. Les travaux ont également bénéficié du soutien de programmes de l’Office of Scientific Research de l’U.S. Air Force. Cette combinaison entre recherche universitaire, institut industriel et financement public illustre l’importance stratégique que prennent les nouvelles générations de semi-conducteurs.

Le MIT a par ailleurs récemment fondé un établissement appelé FS2, pour Future Semiconductor 2D materials. Cette initiative témoigne de la volonté de prolonger les recherches sur les matériaux bidimensionnels et de rapprocher ces avancées des usages technologiques. Transformer un résultat de laboratoire en composant adopté par l’industrie demande en effet des compétences très diverses : science des matériaux, ingénierie des procédés, électronique, conception de circuits et production.

Ce qu’il faut surveiller

Au 19 décembre 2024, la méthode du MIT représente surtout une preuve que des couches de semi-conducteurs peuvent être cultivées verticalement à basse température, sans recourir à des substrats intermédiaires en silicium. C’est une avancée importante pour la recherche sur les puces 3D, car elle répond à deux contraintes simultanées : densifier les circuits et ne pas endommager ce qui a déjà été fabriqué dessous.

La suite dépendra de la capacité des équipes à multiplier les couches, à maintenir leur qualité sur des surfaces plus vastes et à concevoir des circuits complets exploitant réellement cette verticalité. Si ces conditions sont réunies, les architectures en hauteur pourraient devenir un complément précieux aux méthodes traditionnelles de miniaturisation. Pour l’IA, la mémoire et la logique, l’enjeu est considérable : continuer à accroître les capacités de calcul alors que le modèle historique de la puce toujours plus petite atteint progressivement ses limites.